Transport automation research Transport automation research Автоматика на транспорте 2412-9186 84497 10.20295/2412-9186-2024-10-02-190-220 ТЕХНИЧЕСКАЯ ДИАГНОСТИКА И КОНТРОЛЕПРИГОДНЫЕ СИСТЕМЫ TECHNICAL DIAGNOSTICS AND CONTROLLABLE SYSTEMS ТЕХНИЧЕСКАЯ ДИАГНОСТИКА И КОНТРОЛЕПРИГОДНЫЕ СИСТЕМЫ Synthesis of built-in control circuits for combinational digital devices based on Boolean signals correction using polynomial codes СИНТЕЗ СХЕМ ВСТРОЕННОГО КОНТРОЛЯ ДЛЯ КОМБИНАЦИОННЫХ ЦИФРОВЫХ УСТРОЙСТВ НА ОСНОВЕ ЛОГИЧЕСКОЙ КОРРЕКЦИИ СИГНАЛОВ С ПРИМЕНЕНИЕМ ПОЛИНОМИАЛЬНЫХ КОДОВ Ефанов Дмитрий Викторович Efanov Dmitriy Viktorovich TrES-4b@yandex.ru

доктор технических наук;

doctor of technical sciences;

 Грачев Алексей Андреевич Grachev Aleksey Andreevich springbird@mail.ru

кандидат технических наук;

candidate of technical sciences;

 Пивоваров Дмитрий Вячеславович Pivovarov Dmitry Vyacheslavovich pivovarov.d.v.spb@gmail.com

кандидат технических наук;

candidate of technical sciences;

 Абдуллаев Руслан Борисович Abdullaev Ruslan Borisovich ruslan_0507@mail.ru

кандидат технических наук;

candidate of technical sciences;

 Лесковец Игорь Вадимович Leskovets Igor' Vadimovich le@bru.by

кандидат технических наук;

candidate of technical sciences;

 Санкт-Петербургский политехнический университет Петра Великого Россия Peter the Great Saint Petersburg Polytechnic University Russian Federation Санкт-Петербургский политехнический университет Петра Великого Санкт-Петербург Россия Peter the Great Saint Petersburg Polytechnic University Saint-Petersburg Russian Federation Российский университет транспорта (МИИТ) Москва Россия Russian University of Transport (MIIT) Moscow Russian Federation Ташкентский государственный транспортный университет Ташкент Узбекистан Tashkent State Transport University Tashkent Uzbekistan Институт проблем транспорта им. Н. С. Соломенко Российской Академии наук Россия Institute of Transport Problems named after N. S. Solomenko of the Russian Academy of Sciences Russian Federation Санкт-Петербургский политехнический университет Петра Великого Санкт-Петербург Россия Peter the Great Saint Petersburg Polytechnic University Saint-Petersburg Russian Federation Петербургский государственный университет путей сообщения Императора Александра I Россия Emperor Alexander I St. Petersburg state transport university Russian Federation Ташкентский государственный транспортный университет Ташкент Россия Tashkent State Transport University Tashkent Russian Federation Белорусско-Российский университет Могилев Беларусь Belarusian-Russian University Mogilev Belarus 24 06 2024 24 06 2024 10 2 190 200 24 06 2024 https://atjournal.ru/en/nauka/article/84497/view

Предложено при синтезе схем встроенного контроля в структурах самопроверяемых цифровых устройств использовать логическую коррекцию сигналов с учетом характеристик обнаружения ошибок полиномиальными кодами. Показано, что схема встроенного контроля может организовываться путем выделения подмножеств преобразуемых и не преобразуемых выходов. В этом случае число элементов преобразования в схеме контроля может быть минимизировано и приравнено к числу проверочных символов в выбранном полиномиальном коде. Установлены условия синтеза полностью самопроверяемых схем встроенного контроля на основе логической коррекции сигналов с применением полиномиальных кодов. Разработаны алгоритмы синтеза схем встроенного контроля, позволяющие решить задачу их организации с учетом особенностей топологии самого объекта диагностирования и характеристик обнаружения ошибок в информационных символах полиномиальными кодами. Также при синтезе схем встроенного контроля могут учитываться характеристики обнаружения ошибок во всем кодовом слове полиномиальными кодами. Полиномиальные коды могут эффективно применяться при синтезе схем встроенного контроля на основе логической коррекции сигналов, что позволяет синтезировать самопроверяемые цифровые устройства с наименьшими показателями сложности технической реализации. Представленные результаты целесообразно учитывать при разработке устройств и систем критического применения.

It is proposed to use Boolean correction of signals when synthesizing built-in control circuits in the structures of self-checking digital devices, taking into account the characteristics of error detection by polynomial codes. It is shown that the built-in control circuit can be organized by selecting subsets of convertible and non-convertible outputs. In this case, the number of transformation elements in the control circuit can be minimized and equal to the number of check symbols in the selected polynomial code. Conditions have been established for the synthesis of fully self-checking built-in control circuits based on Boolean signals correction using polynomial codes. Algorithms for the synthesis of built-in control circuits have been developed that allow solving the problem of their organization, taking into account the topology features of the diagnostic object itself and the characteristics of error detection in data symbols using polynomial codes. Also, when synthesizing embedded control circuits, the characteristics of error detection in the entire codeword by polynomial codes can be taken into account. Polynomial codes can be effectively used in the synthesis of built-in control circuits based on Boolean signals correction, which makes it possible to synthesize self-checking digital devices with the least complexity of technical implementation. The presented results should be taken into account in the development of devices and systems of critical application

 самопроверяемые цифровые устройства схема встроенного контроля комбинационные устройства автоматики и вычислительной техники логическая коррекция сигналов полиномиальные коды self-checking digital devices built-in control circuit combination devices of automation and computer technology Boolean signals correction polynomial codes

Согомонян Е. С., Слабаков Е. В. Самопроверяемые устройства и отказоустойчивые системы. М.: Радио и связь, 1989. 208 с. Sogomonyan E. S., Slabakov E. V. Samoproveryaemye ustrojstva i otkazoustojchivye sistemy. M.: Radio i svyaz’, 1989. 208 s. (In Russian) Lala P. K. Self-Checking and Fault-Tolerant Digital Design. San Francisco: Morgan Kaufmann Publishers, 2001. 216 p. Lala P. K. Self-Checking and Fault-Tolerant Digital Design. San Francisco: Morgan Kaufmann Publishers, 2001. 216 p. Drozd A., Kharchenko V., Antoshchuk S., et al. Checkability of the Digital Components in Safety-Critical of 9th IEEE East-West Design & Test Symposium (EWDTS’2011). Sevastopol, Ukraine. 2011. P. 411–416. DOI: 10.1109/EWDTS.2011.6116606. Drozd A., Kharchenko V., Antoshchuk S., et al. Checkability of the Digital Components in Safety-Critical Systems: Problems and Solutions // Proceedings of 9th IEEE East-West Design & Test Symposium (EWDTS’2011), Sevastopol, Ukraine, 2011. P. 411–416, DOI: 10.1109/EWDTS.2011.6116606. Drozd O., Perebeinos I., Martynyuk O., et al. Hidden Fault Analysis of FPGA Projects for Critical Applications // Proceedings of the IEEE International Conference on Advanced Trends in Radioelectronics, Telecommunications and Computer Engineering (TCSET), 25–29 February 2020, Lviv-Slavsko, Ukraine/ P. 142, DOI: 10.1109/TCSET49122.2020.235591. Drozd O., Perebeinos I., Martynyuk O., et al. Hidden Fault Analysis of FPGA Projects for Critical APlications // Proceedings of the IEEE International Conference on Advanced Trends in Radioelectronics, Telecommunications and Computer Engineering (TCSET), 25–29 February 2020, Lviv-Slavsko, Ukraine, P. 142, DOI: 10.1109/TCSET49122.2020.235591. Kharchenko V., Tyurin S., Fesenko H., et al.The Fault Tolerant Černý Finite State Machine: A Concept and VHDL Models // Proceedings of 11th IEEE International Conference on Intelligent Data Acquisition and Advanced Computing Systems: Technology and Applications (IDAACS’2021), Vol. 2, Cracow, Poland, September 22–25, 2021. P. 1163–1169. DOI: 10.1109/ IDAACS53288.2021.9660925. Kharchenko V., Tyurin S., Fesenko H., et al. The Fault Tolerant Černý Finite State Machine: A Concept and VHDL Models // Proceedings of 11th IEEE International Conference on Intelligent Data Acquisition and Advanced Computing Systems: Technology and APlications (IDAACS’2021), Vol. 2, Cracow, Poland, September 22–25, 2021. P. 1163–1169, DOI: 10.1109/IDAACS53288.2021.9660925. Сапожников В. В., Сапожников Вл. В., Дмитриев А. В. и др. Организация функционального контроля комбинационных схем методом логического дополнения // Электронное моделирование. 2002. Т. 24, № 6. С. 52–66. Sapozhnikov V. V., Sapozhnikov Vl. V., Dmitriev A. V., et al. Organizaciya funkcional’nogo kontrolya kombinacionnyh skhem metodom logicheskogo dopolneniya // Elektronnoe modelirovanie. 2002. T. 24. № 6. S. 52–66. (In Russian) Гессель М., Морозов А. В., Сапожников В. В. и др. Логическое дополнение — новый метод контроля комбинационных схем // Автоматика и телемеханика. 2003. № 1. С. 167–176. Gessel’ M., Morozov A. V., Sapozhnikov V. V., et al. Logicheskoe dopolnenie — novyj metod kontrolya kombinacionnyh skhem // Avtomatika i telemekhanika. 2003. № 1. S. 167–176. (In Russian) Гессель М., Морозов А. В., Сапожников В. В. и др. Контроль комбинационных схем методом логического дополнения // Автоматика и телемеханика. 2005. № 8. С. 161–172. Gessel' M., Morozov A. V., Sapozhnikov V. V., Sapozhnikov Vl. V. Kontrol' kombinacionnyh skhem metodom logicheskogo dopolneniya // Avtomatika i telemekhanika. 2005. № 8. S. 161–172. Piestrak S. J. Design of Self-Testing Checkers for Unidirectional Error Detecting Codes. Wrocław: Oficyna Wydawnicza Politechniki Wrocłavskiej, 1995. 111 p. Piestrak S. J. Design of Self-Testing Checkers for Unidirectional Error Detecting Codes. Wrocław: Oficyna Wydawnicza Politechniki Wrocłavskiej, 1995, 111 p. Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды Хэмминга в системах функционального контроля логических устройств: монография. СПб.: Наука, 2018. 151 с. Sapozhnikov V. V., Sapozhnikov Vl. V., Efanov D. V. Kody Hemminga v sistemah funkcional’nogo kontrolya logicheskih ustrojstv: monografiya. SPb.: Nauka, 2018. 151 s. (In Russian) Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды с суммированием для систем технического диагностирования. Т. 1: Классические коды Бергера и их модификации. М.: Наука, 2020. 383 с. Sapozhnikov V. V., Sapozhnikov Vl. V., Efanov D. V. Kody s summirovaniem dlya sistem tekhnicheskogo diagnostirovaniya. T. 1: Klassicheskie kody Bergera i ih modifikacii. M.: Nauka, 2020. 383 s. (In Russian) Сапожников В. В., Сапожников Вл. В., Ефанов Д. В. Коды с суммированием для систем технического диагностирования. Т. 2: Взвешенные коды с суммированием. М.: Наука, 2021. 455 с. Sapozhnikov V. V., Sapozhnikov Vl. V., Efanov D. V. Kody s summirovaniem dlya sistem tekhnicheskogo diagnostirovaniya. T. 2: Vzveshennye kody s summirovaniem. M.: Nauka, 2021. 455 s. (In Russian) Сапожников В. В., Сапожников Вл. В. Самопроверяемые дискретные устройства. СПб: Энергоатомиздат, 1992. 224 с. Sapozhnikov V. V., Sapozhnikov Vl. V. Samoproveryaemye diskretnye ustrojstva. SPb: Energoatomizdat, 1992. 224 s. (In Russian) Freiman C. V. Optimal Error Detection Codes for Completely Asymmetric Binary Channels // Information and Control. 1962. Vol. 5, iss. 1. P. 64–71. DOI: 10.1016/S0019–9958(62)90223–1. Freiman C. V. Optimal Error Detection Codes for Completely Asymmetric Binary Channels // Information and Control. 1962. Vol. 5, iss. 1. P. 64–71. DOI: 10.1016/ S0019-9958(62)90223-1. Borden J. M. Optimal Asymmetric Error Detecting Codes // Information and Control. 1982. Vol. 53, iss. 1–2. P. 66–73. DOI: 10.1016/S0019–9958(82)91125–1. Borden J. M. Optimal Asymmetric Error Detecting Codes // Information and Control. 1982. Vol. 53, Issue 1–2. P. 66–73. DOI: 10.1016/S0019-9958(82)91125-1. Berger J. M. A Note on Error Detection Codes for Asymmetric Channels // Information and Control. 1961. Vol. 4, iss. 1. P. 68–73. DOI: 10.1016/S0019–9958(61)80037–5. Berger J. M. A Note on Error Detection Codes for Asymmetric Channels // Information and Control. 1961. Vol. 4, iss. 1. P. 68–73. DOI: 10.1016/ S0019-9958(61)80037-5. Hamming R. W. Error Detecting and Correcting Codes // Bell System Technical Journal. 1950. 29 (2). P. 147–160. DOI: 10.1002/j.1538-7305.1950.tb00463.x. Hamming R. W. Error Detecting and Correcting Codes // Bell System Technical Journal. 1950. 29 (2). P. 147–160. DOI: 10.1002/j.1538-7305.1950. tb00463.x. Saposhnikov V. V., Saposhnikov Vl. V., Morozov A., et al. Design of Totally Self-Checking Combinational Circuits by Use of Complementary Circuits // Proceedings f 2th IEEE East-West Design & Test Symposium (EWDTS’2004), Crimea, Ukraine, September 15–17, 2004. P. 83–87. Saposhnikov V. V., Saposhnikov Vl. V., Morozov A., et al. Design of Totally Self-Checking Combinational Circuits by Use of Complementary Circuits // Proceedings of 2th IEEE East-West Design & Test Symposium (EWDTS’2004), Crimea, Ukraine, September 15–17, 2004. P. 83–87. Göessel M., Ocheretny V., Sogomonyan E., et al. New Methods of Concurrent Checking: Edition 1. — Dordrecht: Springer Science+Business Media B. V., 2008.184 p. Göessel M., Ocheretny V., Sogomonyan E., et al. New Methods of Concurrent Checking: Edition 1. Dordrecht: Springer Science+Business Media B. V. 2008. 184 p. Sen S. K. A Self-Checking Circuit for Concurrent Checking by 1-out-of-4 code with Design Optimization using Constraint Don’t Cares // National Conference on Emerging trends and advances in Electrical Engineering and Renewable Energy (NCEEERE 2010), Sikkim Manipal Institute of Technology, Sikkim, held during 22–24 December, 2010. Sen S. K. A Self-Checking Circuit for Concurrent Checking by 1‑out-of‑4 code with Design Optimization using Constraint Don’t Cares // National Conference on Emerging trends and advances in Electrical Engineering and Renewable Energy (NCEEERE 2010), Sikkim Manipal Institute of Technology, Sikkim, held during 22–24 December, 2010. Das D. K., Roy S. S., Dmitiriev A., et al. Constraint Don’t Cares for Optimizing Designs for Concurrent Checking by 1-out-of-3 Codes // Proceedings of the 10th International Workshops on Boolean Problems, Freiberg, Germany, September, 2012. P. 33–40. Das D. K., Roy S. S., Dmitiriev A., et al. Constraint Don’t Cares for Optimizing Designs for Concurrent Checking by 1‑out-of‑3 Codes // Proceedings of the 10th International Workshops on Boolean Problems, Freiberg, Germany, September, 2012. P. 33–40. Morozov M., Saposhnikov V. V., Saposhnikov Vl. V., et al. New Self-Checking Circuits by Use of Berger-Сodes // Proceedings of 6th IEEE International On-Line Testing Workshop, Palma de Mallorca, Spain, 3–5 July 2000. P. 171–176. Morozov M., Saposhnikov V. V., Saposhnikov Vl. V., Goessel M. New Self-Checking Circuits by Use of Berger-Sodes // Proceedings of 6th IEEE International On-Line Testing Workshop, Palma de Mallorca, Spain, 3–5 July 2000. P. 171–176. Efanov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V. The Self-Checking Concurrent Error-Detection Systems Synthesis Based on the Boolean Complement to the Bose-Lin Codes with the Modulo Value M=4 // Electronic Modeling. 2021. Vol. 43, iss. 1. P. 28–45. DOI: 10.15407/emodel.43.01.028. Efanov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V. The Self-Checking Concurrent Error-Detection Systems Synthesis Based on the Boolean Complement to the Bose‒Lin Codes with the Modulo Value M=4 // Electronic Modeling. 2021. Vol. 43, iss. 1. P. 28–45. DOI: 10.15407/emodel.43.01.028. Ефанов Д. В., Пивоваров Д. В., Осадчий Г. В. и др. Применение кодов с эффективным обнаружением ошибок в области малой кратности при синтезе схем встроенного контроля по методу логического дополнения // Информационные технологии. 2022. Т. 28, № 6. С. 283–293. DOI: 10.17587/it.28.283–293. Efanov D. V., Pivovarov D. V., Osadchij G. V., et al. Primenenie kodov s effektivnym obnaruzheniem oshibok v oblasti maloj kratnosti pri sinteze skhem vstroennogo kontrolya po metodu logicheskogo dopolneniya // Informacionnye tekhnologii. 2022. T. 28, № 6. S. 283–293. DOI: 10.17587/it.28.283- 293. (In Russian) Sogomonyan E. S., Gössel M. Design of Self-Testing and On-Line Fault Detection Combinational Circuits with Weakly Independent Outputs // Journal of Electronic Testing: Theory and Applications. 1993. Vol. 4, iss. 4. P. 267–281. DOI: 10.1007/BF00971975. Sogomonyan E. S., Gössel M. Design of Self-Testing and On-Line Fault Detection Combinational Circuits with Weakly Independent Outputs // Journal of Electronic Testing: Theory and APlications. 1993. Vol. 4, iss. 4. P. 267–281. DOI: 10.1007/BF00971975. Busaba F. Y., Lala P. K. Self-Checking Combinational Circuit Design for Single and Unidirectional Multibit Errors // Journal of Electronic Testing: Theory and Applications. 1994. Vol. 5, iss.1. P. 19–28. DOI: 10.1007/BF00971960. Busaba F. Y., Lala P. K. Self-Checking Combinational Circuit Design for Single and Uni-directional Multibit Errors // Journal of Electronic Testing: Theory and APlications. 1994. Vol. 5, Issue 1. P. 19–28. DOI: 10.1007/BF00971960. Saposhnikov V. V., Morosov A., Saposhnikov Vl. V., et al. A New Design Method for Self-Checking Unidirectional Combinational Circuits // Journal of Electronic Testing: Theory and Applications. 1998. Vol. 12, iss.1– 2. P. 41–53. DOI: 10.1023/A:1008257118423. Saposhnikov V. V., Morosov A., Saposhnikov Vl. V., et al. A New Design Method for Self-Checking Unidirectional Combinational Circuits // Journal of Electronic Testing: Theory and APlications. 1998. Vol. 12, iss. 1–2. P. 41–53. DOI: 10.1023/A:1008257118423. Morosow A., Saposhnikov V. V., Saposhnikov Vl. V., et al. Self-Checking Combinational Circuits with Unidirectionally Independent Outputs // VLSI Design. 1998. Vol. 5, iss. 4. P. 333–345. DOI: 10.1155/1998/20389. Morosow A., Saposhnikov V. V., Saposhnikov Vl. V., et al. Self-Checking Combinational Circuits with Unidirectionally Independent Outputs // VLSI Design. 1998. Vol. 5, iss. 4. P. 333–345. DOI: 10.1155/1998/20389. Matrosova A. Yu., Levin I., Ostanin S. A. Self-Checking Synchronous FSM Network Design with Low Overhead // VLSI Design. 2000. Vol. 11, iss. 1. P. 47–58. DOI: 10.1155/2000/46578. Matrosova A. Yu., Levin I., Ostanin S. A. Self-Checking Synchronous FSM Network Design with Low Overhead // VLSI Design. 2000. Vol. 11, iss. 1. P. 47– 58. DOI: 10.1155/2000/46578. Sellers F. F., Hsiao M.-Y., Bearnson L. W. Error Detecting Logic for Digital Computers. New York: McGraw-Hill, 1968. 295 p. Sellers F. F., Hsiao M.-Y., Bearnson L. W. Error Detecting Logic for Digital Computers. New York: McGraw-Hill, 1968. 295 p. Ryan W. E., Lin S. Channel Codes: Classical and Modern, Cambridge University Press, 2009. 692 p. Ryan W. E., Lin S. Channel Codes: Classical and Modern, Cambridge University Press, 2009. 692 p. Сагалович Ю. Л. Введение в алгебраические коды. Ин-т проблем передачи информации им. А. А. Харкевича Российской академии наук. 2-е изд., перераб. и доп. М.: ИППИ РАН, 2010. 302 с. Sagalovich Yu. L. Vvedenie v algebraicheskie kody. — In-t problem peredachi informacii im. A. A. Harkevicha Rossijskoj akademii nauk. 2‑e izd., pererab. i dop. M.: IPI RAN, 2010. 302 s. (In Russian) Ефанов Д. В., Черепанова М. Р. Применение полиномиальных кодов при организации систем функционального контроля комбинационных схем // Материалы XIV международной конференции имени А. Ф. Терпугова «Информационные технологии и математическое моделирование (ИТММ‑2015)» (18–22 ноября 2015 г.). Томск: Изд-во Том. ун-та, 2015: Ч. 2. C. 133–138. Efanov D. V., Cherepanova M. R. Primenenie polinomial’nyh kodov pri organizacii sistem funkcional’nogo kontrolya kombinacionnyh skhem // Materialy XIV mezhdunarodnoj konferencii imeni A. F. Terpugova “Informacionnye tekhnologii i matematicheskoe modelirovanie (ITMM‑2015)” (18–22 noyabrya 2015 g.). Tomsk: Izd-vo Tom. un-ta, 2015: Ch. 2, s. 133–138. (In Russian) Гаврилов С. В., Жукова Т. Д., Рыжова Д. И. Методы оптимизации схем кодирования на основе диаграмм двоичных решений для синтеза отказоустойчивых микро- и наноэлектронных схем // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2016. № 4. С. 158–165. Gavrilov S. V., Zhukova T. D., Ryzhova D. I. Metody optimizacii skhem kodirovaniya na osnove diagramm dvoichnyh reshenij dlya sinteza otkazoustojchivyh mikro- i nanoelektronnyh skhem // Problemy razrabotki perspektivnyh mikroi nanoelektronnyh sistem (MES). 2016. № 4. S. 158–165. (In Russian) Borchert C., Schirmeier H., Spinczyk O. Generic Soft-Error Detection and Correction for Concurrent Data Structures // IEEE Transactions on Dependable and Secure Computing. 2017. Vol. 14, iss. 1. P. 22–36. DOI: 10.1109/TDSC.2015.2427832. Borchert C., Schirmeier H., Spinczyk O. Generic Soft-Error Detection and Correction for Concurrent Data Structures // IEEE Transactions on Dependable and Secure Computing. 2017. Vol. 14, iss. 1. P. 22–36. DOI: 10.1109/ TDSC.2015.2427832. Li J., Liu S., Reviriego P., Xiao L., Lombardi F. Scheme for Periodical Concurrent Fault Detection in Parallel CRC Circuits // IET Computers & Digital Techniques. 2020. Vol. 14, iss. 2. P. 80–85. DOI: 10.1049/ietcdt.2018.5183. Li J., Liu S., Reviriego P., et al. Scheme for Periodical Concurrent Fault Detection in Parallel CRC Circuits // IET Computers & Digital Techniques. 2020. Vol. 14, Issue 2. P. 80–85. DOI: 10.1049/iet-cdt.2018.5183. Abdullaev R. B., Efanov D. V., Sapozhnikov V. V., et al. Polynomial Code with Detecting the Symmetric and Asymmetric Errors in the Data Vectors // Proceedings of 17th IEEE East-West Design & Test Symposium (EWDTS’2019), Batumi, Georgia, September 13–16, 2019. P. 157–161. DOI: 10.1109/EWDTS.2019.8884451. Abdullaev R. B., Efanov D. V., Sapozhnikov V. V., et al. Polynomial Code with Detecting the Symmetric and Asymmetric Errors in the Data Vectors // Proceedings of 17th IEEE East-West Design & Test Symposium (EWDTS’2019), Batumi, Georgia, September 13–16, 2019. P. 157–161. DOI: 10.1109/ EWDTS.2019.8884451. Abdullaev R., Efanov D.Polynomial Codes Properties Application in Concurrent Error-Detection Systems of Combinational Logic Devices // Proceedings of 19th IEEE East-West Design & Test Symposium (EWDTS’2021), Batumi, Georgia, September 10–13, 2021. P. 40–46. DOI: 10.1109/EWDTS52692.2021.9580992. Abdullaev R., Efanov D. Polynomial Codes Properties APlication in Concurrent Systems of Combinational Logic Devices // Proceedings of 19th IEEE East-West Design & Test Symposium (EWDTS’2021), Batumi, Georgia, September 10–13, 2021. P. 40–46. DOI: 10.1109/ EWDTS52692.2021.9580992. Ефанов Д. В., Абдуллаев Р. Б., Лесковец И. В. Применение полиномиальных кодов при синтезе схем встроенного контроля для комбинационных цифровых устройств по методу логического дополнения // Известия высших учебных заведений. Приборостроение. 2022. Т. 65, № 1. С. 5–18. DOI: 10.17586/0021-3454-2022-65-1-5-18. Efanov D. V., Abdullaev R. B., Leskovec I. V. Primenenie polinomial’nyh kodov pri sinteze skhem vstroennogo kontrolya dlya kombinacionnyh cifrovyh ustrojstv po metodu logicheskogo dopolneniya // Izvestiya vysshih uchebnyh zavedenij. Priborostroenie. 2022. T. 65. № 1. S. 5–18. DOI: 10.17586/0021- 3454-2022-65-1-5-18. (In Russian) Efanov D. V., Abdullaev R. B. Boolean Complement Method to Polynomial Codes for Combinational Circuits Testing // IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), 25–28 January 2022, St. Petersburg, Russia. P. 139–144. DOI: 10.1109/ElCon-Rus54750.2022.9755602. Efanov D. V., Abdullaev R. B. Boolean Complement Method to Polynomial Codes for Combinational Circuits Testing // IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), 25–28 January 2022, St. Petersburg, Russia. P. 139–144. DOI: 10.1109/ElCon‑ Rus54750.2022.9755602. Ефанов Д. В., Сапожников В. В., Сапожников Вл. В. Модифицированные коды с суммированием взвешенных переходов в системах функционального контроля комбинационных схем // Труды Института системного программирования РАН. 2017. Т. 29. № 5. С. 39–60. DOI: 10.15514/ISPRAS-2017–29(5)-3. Efanov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V. Modificirovannye kody s summirovaniem vzveshennyh perekhodov v sistemah funkcional’nogo kontrolya kombinacionnyh skhem // Trudy Instituta sistemnogo programmirovaniya RAN. 2017. Tom 29, № 5. S. 39–60. DOI: 10.15514/ISPRAS‑2017-29(5)-3. (In Russian) Carter W. C., Duke K. A., Schneider P. R. Self-Checking Error Checker for Two-Rail Coded Data // United States Patent Office, filed July 25, 1968, ser. No. 747533, patented Jan. 26, 1971, N. Y., 10 p. Carter W. C., Duke K. A., Schneider P. R. Self-Checking Error Checker for Two-Rail Coded Data // United States Patent Office, filed July 25, 1968, ser. No. 747533, patented Jan. 26, 1971, N. Y. 10 p. Ефанов Д. В. Синтез самопроверяемых вычислительных устройств на основе полной системы особых групп выходов объекта диагностирования // Известия высших учебных заведений. Приборостроение. 2023. Т. 66. № 5. С. 355–372. DOI: 10.17586/0021-3454-2023-66-5-355-372. Efanov D. V. Sintez samoproveryaemyh vychislitel’nyh ustrojstv na osnove polnoj sistemy osobyh grup vyhodov ob”ekta diagnostirovaniya // Izvestiya vysshih uchebnyh zavedenij. Priborostroenie. 2023. T. 66, № 5. S. 355–372. DOI: 10.17586/0021-3454-2023-66-5-355-372. (In Russian) Закревский А. Д., Поттосин Ю. В., Черемисинова Л. Д. Логические основы проектирования дискретных устройств. М.: Физматлит, 2007. 592 с. Zakrevskij A. D., Pottosin Yu. V., Cheremisinova L. D. Logicheskie osnovy proektirovaniya diskretnyh ustrojstv. M.: Fizmatlit, 2007, 592 s. (In Russian) Sentovich E. M., Singh K. J., Moon C., et al. Sequential Circuit Design Using Synthesis and Optimization // Proceedings IEEE International Conference on Computer Design: VLSI in Computers & Processors, 11–14 October 1992, Cambridge, MA, USA. P. 328–333. DOI: 10.1109/ICCD.1992.276282. Sentovich E. M., Singh K. J., Moon C., et al. Sequential Circuit Design Using Synthesis and Optimization // Proceedings IEEE International Conference on Computer Design: VLSI in Computers & Processors, 11–14 October 1992, Cambridge, MA, USA. P. 328–333. DOI: 10.1109/ICCD.1992.276282. SIS: A System for Sequential Circuit Synthesis / E. M. Sentovich, K. J. Singh, L. Lavagno, et al. // Electronics Research Laboratory, Department of Electrical Engineering and Computer Science, University of California, Berkeley, 4 May 1992, 45 p. SIS: A System for Sequential Circuit Synthesis / E. M. Sentovich, K. J. Singh, L. Lavagno, et al. // Electronics Research Laboratory, Department of Electrical Engineering and Computer Science, University of California, Berkeley, 4 May 1992. 45 p. Efanov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V. Organization of Testing of Combinational Devices Based on Boolean Complement to Constant-Weight "1-out-of-4" Code with Signal Compression // Automatic Control and Computer Sciences. 2021. Vol. 55, iss. 2. P. 113–124. DOI: 10.3103/S014641162102005X. Efanov D. V., Sapozhnikov V. V., Sapozhnikov Vl. V. Organization of Testing of Combinational Devices Based on Boolean Complement to Constant-Weight “1‑out-of‑4” Code with Signal Compression // Automatic Control and Computer Sciences. 2021. Vol. 55, Issue 2. P. 113–124. DOI: 10.3103/S014641162102005X. Saposhnikov Vl. V., Dmitriev A., Goessel M., et al. Self-Dual Parity Checking — a New Method for on Line Testing // Proceedings of 14th IEEE VLSI Test Symposium, USA, Princeton, 1996. P. 162–168. Saposhnikov Vl. V., Dmitriev A., Goessel M., et al. Self-Dual Parity Checking — a New Method for on Line Testing // Proceedings of 14th IEEE VLSI Test Symposium, USA, Princeton, 1996. P. 162–168. Efanov D., Sapozhnikov V., Sapozhnikov Vl., et al. Self-Dual Complement Method up to Constant-Weight Codes for Arrangement of Combinational Logical Circuits Concurrent Error-Detection Systems // Proceedings of 17th IEEE East-West Design & Test Symposium (EWDTS’2019), Batumi, Georgia, September 13–16, 2019. P. 136–143/ DOI: 10.1109/EWDTS.2019.8884398. Efanov D., Sapozhnikov V., Sapozhnikov Vl., et al. Self-Dual Complement Method up to Constant-Weight Codes for Arrangement of Combinational Logical Circuits Concurrent Error-Detection Systems // Proceedings of 17th IEEE East-West Design & Test Symposium (EWDTS’2019), Batumi, Georgia, September 13–16, 2019. P. 136–143. DOI: 10.1109/EWDTS.2019.8884398. Efanov D. V., Pivovarov D. V. The Hybrid Structure of a Self-Dual Built-In Control Circuit for Combinational Devices with Pre-Compression of Signals and Checking of Calculations by Two Diagnostic Parameters // Proceedings of 19th IEEE East-West Design & Test Symposium (EWDTS’2021), Batumi, Georgia, September 10–13, 2021. P. 200–206, DOI: 10.1109/ EWDTS52692.2021.9581019. Efanov D. V., Pivovarov D. V. The Hybrid Structure of a Self-Dual Built-In Control Circuit for Combinational Devices with Pre-Compression of Signals and Checking of Calculations by Two Diagnostic Parameters // Proceedings of 19th IEEE East-West Design & Test Symposium (EWDTS’2021), Batumi, Georgia, September 10–13, 2021. P. 200–206. DOI: 10.1109/EWDTS52692.2021.9581019. Efanov D., Osadchy G., Zueva M. Special Aspects of Errors Definition via Sum Codes within Embedded Control Schemas Being Realized by Means of Boolean Complement Method // Proceedings of 11th IEEE International мConference on Intelligent Data Acquisition and Advanced Computing Systems: Technology and Applications (IDAACS’2021). Vol. 1, Cracow, Poland, September 22–25, 2021. P. 424–431, DOI: 10.1109/ IDAACS53288.2021.9660837. Efanov D., Osadchy G., Zueva M. Special Aspects of Errors Definition via Sum Codes within Embedded Control Schemas Being Realized by Means of Boolean Complement Method // Proceedings of 11th IEEE International Conference on Intelligent Data Acquisition and Advanced Computing Systems: Technolog and APlications (IDAACS’2021), Vol. 1, Cracow, Poland, September 22–25, 2021. P. 424–431. DOI: 10.1109/IDAACS53288.2021.9660837. Ефанов Д. В. Особенности реализации самопроверяемых структур на основе метода инвертирования данных и линейных кодов // Вестник Томского государственного университета. Управление, вычислительная техника и информатика. 2023. № 65. С. 126–138. DOI: 10.17223/19988605/65/13. Efanov D. V. Osobennosti realizacii samoproveryaemyh struktur na osnove metoda invertirovaniya dannyh i linejnyh kodov // Vestnik Tomskogo gosudarstvennogo universiteta. Upravlenie, vychislitel’naya tekhnika i informatika. 2023. № 65. S. 126–138. DOI: 10.17223/19988605/65/13. (In Russian)